pcb布局布线教程-DC-DC电源PCB布局布线

发布时间：2017-11-07 所属栏目：pcb布局布线技巧

一 : DC-DC电源PCB布局布线

DC-DC开关电源的性能与PCB的布局布线有紧密联系。由于开关式的DC-DC会有快速的开关切换、电源通过电流和散热的考虑，布局布线不合理将大大影响电源性能，且会形成一个严重的噪声源。

布局：
开关稳压器的布局中，交流通路的布局极为重要，而直流通路可以次要考虑，但反馈信号路劲是整个DC-DC电源的唯一关键信号。
我们都知道，PCB上的Trace都存在电感，大约是20nH/inch，只要有电流流经Trace就会产生感应电压，但该电压值不是取决于电流的大小而是取决于电流的变化率，V=L*(dI/dt)。所以，交流通路在PCB设计上很重要，特别是使用高速开关管的DC-DC集成电路，dI/dt会很高。NS（美国国家半导体）给出了一个粗略数字：“对于典型的降压变换器，交流部分的电流变化量在开关管关断过程中是负载电流的1.2倍，在开关管导通过程是负载电流的0.8倍。”在这里，交流通路的Trace必须尽量短，包括GND引脚的Trace，虽然流经GND引脚的电流很小，但开关管开关切换过程会通过GND引脚来刷新电流，电流就会变得很陡峭。这些意味着输入电容、旁路电容应该尽量靠近IC放置，特别对于降压IC。
IC周围空间是有限的，输入电容和旁路电容不可能同时都靠近IC放置，特别是输入电容体积相对大。
首先，了解输入电容的作用，是使输入的到IC的电压尽量平稳，减少电压的波动，其实应该可以讲大的输入电容看为板上的总电源。同时输入电容的等效串联电阻（ESR）和等效串联电感（ESL）可能会非常高，这会造成IC的输入电源引脚有高频输入电压纹波。所以输入电容可以放置在距离IC大约1inch范围内放置。
旁路电容则必须尽量靠近IC的输入电源引脚。具有短引脚或无引脚的旁路电筒，一般采用0.1uF知0.47uF的陶瓷电容，对滤除高频纹波效果较好。短引脚或无引脚则会减小电容的寄生电感（ESL），同时一般使用的封装为1206，X7R类型，若使用小的封装尺寸则电容的ESL和ESR会增大。一般IC的电源引脚旁都需要放置这样的旁路电容。
对于DC-DC开关电源中会有一个钳位二极管，它的放置位置也很关键。由于钳位二极管一端是连接IC的SW引脚，该引脚的信号为矩形波，若Trace过长，其电感就会很容易拾取到噪声，附加在SW信号中，形成噪声尖峰。钳位二极管的布局基本要点是紧靠IC放置，并采用短且宽的Trace直接连接IC的SW引脚和GND引脚。
当输入旁路电容和钳位二极管确定好放置位置后，才开始布局其他器件。连接输入旁路电容和钳位二极管的Trace应尽量短且宽，而且连接到IC的通路中不应出现任何通孔，对于SMTPCB而言意味着它们需要和IC处于同一层上。这里不出现通孔仅仅指IC与输入旁路电容、钳位二极管之间的Trace中不应打VIA，但若是双面或多层板，需要通过VIA连接GND、PowerLayers的话，可以在靠近输入旁路电容和钳位二极管的PAD旁打VIA，而不是连接的Trace中。

布线：
很多时候我们都误用了覆铜，对于GND平面或VCC平面覆铜是没问题的，可以减小电流回路阻抗，且能作为关键信号的参考，减少干扰。但对于刚刚布局中提到的钳位二极管布线要短且宽，但不是越宽越好。Trace短很容易理解，大家都会意识到这样做，“20nH/inch”的经验法则就表面Trace电感与长度成正比。但是不是Trace电感就与宽度成反比呢？通常很多人都会直观地觉得是的。根据Trace电感公式：
L = 2l * [ln（2l/w） - 0.5 + 0.2235 * (w/l)]
可以看出电感值和Trace宽度是非线性关系。为了减少寄生电感效用而加宽Trace应该是最后才采用的无奈之举，第一步应该是减少Trace长度。特别是钳位二极管连接SW引脚部分，由于本身电压是开关波形，如果用过宽的覆铜代替Trace，则会被看成是天线，引入EMI的问题。对于开关节点，最好的选择是将其周围的铜箔尺寸控制在实际要求的最小范围内。
电源线以覆铜代替是Layout中很常见的现象。认为铺铜大越好，能走的电流就越大。其实，应该是铜的截面积（宽度*厚度）越大，每单位长度Trace电阻越小，从而发热越小，电流处理能力本质是Trace的温升问题。我们应该通过定量计算来确定电源部分Trace的尺寸，而不应过分铺铜。一般30℃~40℃的温升是可以接受的，同时也受周边发热器件的影响，肯定不能超过环氧树脂板的额定温度（FR4需要保持在120℃以下）。
一个经验法则：对于中等温升（低于30℃）且电流小于5A时
对于1ozcopper，1A电流至少用12mil宽的铜箔
对于2ozcopper，1A电流至少用7mil款的铜箔
GND平面，尽量要保持地平面的完整，不要分割或在地平面上走线，但双面板较难做到这点。而多层板是必须要遵守这个原则的。但有时需要划分数字地、模拟地或高低压地平面时，是需要分割地平面的，但最终必须通过磁珠或0ohm电阻连接两个分离的地平面，保持电气上的连接和一［www.61k.com]致。完整的地平面对于PCB抗干扰和阻抗的控制很重要，因为它是信号的一个参照和回流路径。
DC-DC开关电源中的反馈线路是信号线中唯一的关键信号。这里有两个方法解决：1.尽可能用短反馈Trace，从而将拾取的噪声降到最低；2.远离噪声源，如电感或二极管。有时为了避开噪声源，Trace走得长一些也是需要的。

二 : 布局传输延迟该怎么计算？PCB中布线的传播延时公式

传播延时(tPD)是信号从一个点传播到另一个点所需要的时间。传输线传播延时是材料相对介电常数的函数。

微带布局传播延时

您可以使用公式 5 来计算微带线布局传播延时。

公式 5：

带状线布局传播延时

您可以使用公式 6 来计算带状线布局传播延时。

公式 6：

图 9 显示了微带线和带状线传播延时与相对介电常数的关系。随着 εr 的增大，传播延时(tPD)也在增大。

图 9.微带线和带状线传播延时和相对介电常数的关系

F=0.5/Tr

Tr是信号的上升时间，一般指信号从10%上升到90%或从20%上升到80%的时间，是否高频电路取决于信号上升/下降沿，而不是时钟频率。

F2=1/(Tr×π)> 100M 或者系统时钟>50M 或者采用了上升/下降时间小于5ns的器件或者是数模混合电路都应按高频电路设计。

另外还有一个以前别人问没答对的：

PCB板每单位英寸走线带来的延时Tpd可按0.167ns估算，即约15.2cm带来1ns延时。Tr > 4 Tpd才能保证信号落在安全区。

和文档给出这个数据时没有讨论分布参数，介质及其它任何参数，是有问题。这个只限于以后面试或笔试时的回答参考，另外水母精华区也有“30cm带来2ns时延”的说法。

PS：抄一个估算的方法做参考，大家讨论一下正确性：

微带线线宽10mil，覆铜厚度1mil，板间距30mil，介质ε取5(FR4好像是4.5左右吧)

Tpd=1.017×Power((0.456×ε+0.67),0.5) ns/ft

=1.747 ns/ft

我忽然发现原来大家实际上就是在计算微带线相关的一些参数

两个常被参考的特性阻抗公式：

a.微带线(microstrip)

Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W为线宽，T为走线的铜皮厚度，H为走线到参考平面的距离，Er是PCB板材质的介电常数(dielectric constant)。此公式必须在0.1<(W/H)<2.0及1<(Er)<15的情况才能应用。

b.带状线(stripline)

Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H为两参考平面的距离，并且走线位于两参考平面的中间。此公式必须在W/H<0.35及T/H<0.25的情况才能应用。

通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说1/3)，就称为高速电路。

实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应。

信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的时间，如果传输时间小于1/2的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端。如果反射信号很强，叠加的波形就有可能会改变逻辑状态。

上面我们定义了传输线效应发生的前提条件，但是如何得知线延时是否大于1/2驱动端的信号上升时间? 一般地，信号上升时间的典型值可通过器件手册给出，而信号的传播时间在PCB设计中由实际布线长度决定。下图为信号上升时间和允许的布线长度(延时)的对应关系。

PCB 板上每单位英寸的延时为 0.167ns.。但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。通常高速逻辑器件的信号上升时间大约为0.2ns。如果板上有GaAs芯片，则最大布线长度为7.62mm。设Tr 为信号上升时间， Tpd 为信号线传播延时。如果Tr≥4Tpd，信号落在安全区域。如果2Tpd≥Tr≥4Tpd，信号落在不确定区域。如果Tr≤2Tpd，信号落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速布线方法。

参考以上的介绍，我试验者计算了布线的要求和等长的计算，大概可以得到线长的差距误差为600mil以内。2410的Tr=0.2ns [1/500MHz] Tpd = 1/4*Tr = 0.05ns 允许的信号线差异为： 0.05ns/(0.167ns/英寸) = 0.2994英寸 = 299.4mil = 7.5mm。

三 : 布局传输延迟该怎么计算？PCB中布线的传播延时公式